基于DSP Builder的FIR滤波器设计与FPGA实现

资 源 简 介

本项目旨在利用MATLAB、Simulink及Intel (Altera) DSP Builder工具箱，实现高性能有限长单位冲激响应（FIR）滤波器的模型驱动设计（Model-Based Design）。首先，通过MATLAB的Filter Designer (FDATool) 确定滤波器的阶数、截止频率及窗函数类型，计算并导出理想的浮点系数。接着，在Simulink环境中建立基于DSP Builder基本库（Basic Blockset）的硬件仿真模型，具体包括输入接口、移位寄存器、乘法累加器（MAC）或并行流水线结构、以及输出截位处理。在模型中严格定义信号和系数的定点化（Fixed-point）属性，以精确模拟FPGA内部的硬件行为，并优化位宽以平衡资源消耗与信噪比性能。系统支持通过Signal Compiler将Simulink模型自动转换为可综合的VHDL/Verilog RTL代码、Testbench及Quartus II工程文件。项目最终通过Simulink与ModelSim的联合仿真（或Simulink内部闭环仿真），对比浮点理论值与定点硬件仿真值，验证滤波前后的时域波形与频谱特性，从而完成从算法验收到硬件网表生成的全流程，适用于无线通信基带处理、雷达信号处理及医疗信号去噪等FPGA开发场景。

详 情 说 明

基于DSP Builder的FIR数字滤波器设计与FPGA实现

项目简介

本项目是一个基于MATLAB的模型驱动设计（Model-Based Design）演示系统，旨在模拟Intel (Altera) DSP Builder工具箱在FPGA开发中的核心流程。该项目通过MATLAB脚本实现了从信号生成、浮点算法设计、定点硬件行为仿真（Bit-True Simulation）到可综合VHDL代码自动生成的完整链路。

项目核心采用有限长单位冲激响应（FIR）滤波器算法，模拟了FPGA内部的移位寄存器、乘法累加器（MAC）以及截位/饱和逻辑，重点验证了在定点化（Fixed-point）条件下，硬件资源消耗与信号处理性能（信噪比）之间的平衡。

功能特性

• 全流程自动化设计：集成了信号发生器、滤波器设计、硬件仿真和代码生成。
• 混合信号模拟：模拟ADC输入场景，生成包含有用信号、多频段干扰及随机白噪声的混合测试信号。
• Bit-True硬件仿真：在MATLAB环境中精确模拟FPGA的时钟周期行为，包括寄存器移位、定点乘加运算及溢出处理。
• 定点位宽优化：支持自定义输入位宽、系数位宽、累加器位宽及输出位宽，并模拟量化误差。
• RTL代码自动生成：根据设计参数自动生成标准的可综合VHDL代码，包含硬编码的系数阵列和MAC逻辑。
• 多维度可视化分析：提供时域波形对比、频谱分析、量化误差统计及幅频响应对比图。

系统算法与实现细节

本项目的核心脚本实现了以下关键逻辑流程：

1. 系统参数与信号源构建

系统设定采样频率为50 MHz，采用12位有符号数作为输入位宽。脚本构建了一个复合信号源，包含1 MHz的有效信号，叠加上8 MHz和15 MHz的高频干扰以及少量高斯白噪声。为模拟真实ADC行为，信号幅度被归一化并限制在定点数表示范围内。

2. FIR滤波器算法设计 (浮点模型)

使用MATLAB内置信号处理函数设计低通滤波器：

• 类型：低通FIR滤波器。
• 阶数：62阶（63个Tap系数）。
• 截止频率：3 MHz。
• 窗函数：采用Hamming窗生成理想的浮点系数。

此阶段计算出的浮点滤波结果作为后续定点仿真的“黄金标准”参考。

3. 定点化与硬件行为仿真 (核心功能)

这是项目最关键的部分，脚本通过循环结构严格模拟了FPGA内部的流水线操作：

• 量化处理：将浮点系数转换为Q1.15格式的定点整数，将输入信号转换为Q1.11格式，并实施了基于位宽的饱和截断（模拟ADC溢出）。
• 流水线模拟：利用数组模拟移位寄存器链（Shift Register），在每个“时钟周期”（循环迭代）内执行全并行乘法累加操作。
• 精度管理：累加器使用高位宽（32位）防止中间计算溢出，并在输出级进行截位处理（Truncation），去除因量化带来的放大倍数，保留有效的高位数据。
• 饱和逻辑：在输出端实现了严格的限幅逻辑，当数据超出输出位宽表示范围时，强制钳位到最大或最小值，防止数据卷绕。

4. 自动化VHDL代码生成

脚本包含一个专用的代码生成函数，负责将设计好的滤波器直接转换为硬件描述语言：

• 实体定义：根据配置的输入输出位宽自动生成VHDL Entity接口。
• 系数硬编码：将量化后的FIR系数以常量数组（Constant Array）的形式写入VHDL文件。
• 行为级描述：生成标准的时钟驱动进程（Process），描述移位寄存器的更新逻辑和乘加运算逻辑。生成的代码结构清晰，易于被综合工具（如Quartus II）映射为FPGA内部的DSP Block资源。
• 资源预估：脚本会在控制台输出预计消耗的乘法器单元数量和逻辑寄存器资源估算。

结果可视化

脚本运行结束后会自动生成包含四个子图的分析窗口：

1. 时域仿真：对比原始带噪输入信号与经过FPGA定点仿真后的输出信号，直观展示去噪效果。
2. 频谱分析：对比输入信号与输出信号的功率谱密度，验证对高频噪声（8 MHz, 15 MHz）的衰减能力。
3. 量化误差验证：计算并绘制理想浮点滤波与定点硬件滤波之间的误差曲线，并计算均方根（RMS）误差，用于评估位宽设置的合理性。
4. 幅频响应对比：在同一坐标系下绘制理想设计与定点量化后的滤波器频率响应曲线，展示系数量化对阻带衰减和通带纹波的影响。

使用方法

1. 确保计算机安装了MATLAB软件（推荐R2018a及以上版本）。
2. 直接运行主脚本文件。
3. 脚本将在控制台输出仿真进度、资源预估信息。
4. 运行完成后，当前目录下将生成名为 fir_filter_fpga.vhd 的VHDL工程文件。
5. 查看弹出的图形窗口以分析滤波性能。

系统要求

• MATLAB (包含Signal Processing Toolbox)
• 磁盘空间用于存储生成的VHDL文件