定点量化
-
基于FDATOOL的CSD码转换与滤波器优化系统
本系统旨在实现数字滤波器系数从浮点十进制到典型符号位（CSD）码的自动化转换，以优化数字信号处理硬件实现的效率。首先，用户利用MATLAB内置的FDATOOL或Filter Designer工具完成滤波器设计，并将生成的十进制浮点系数导出至工作区。系统随后对这些系数执行量化操作，支持自定义字长与小数位长度。核心功能通过CSD算法逻辑实现，将传统的二进制补码表示转换为由1、0、-1组成的CSD编码。由于CSD编码保证了不存在连续的非零位，能够最大限度地减少系数中非零项的数量。在后续的FPGA或ASIC硬件实 -
基于Verilog的IIR滤波器设计与位真验证系统
该系统实现了一套从理论设计到硬件逻辑实现的完整闭环流程，重点解决数字滤波器在算法仿真阶段与FPGA硬件实现阶段不一致的问题。系统利用MATLAB进行IIR低通滤波器的参数计算，支持巴特沃斯、切比雪夫等多种窗函数模型，并利用双线性变换法将连续系统数学模型转换为离散差分方程。核心功能涵盖了滤波器的级联型或直接II型结构转换，以及针对硬件资源优化的定点量化算法。该项目通过MATLAB编写了位真（Bit-True）仿真代码，能够模拟Verilog硬件中的截位、舍入及饱和运算逻辑。同时，配套的Verilog程序采用
